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一种适用于全连接二值化神经网络的存内计算电路,属于基本电子电路的技术领域,包括:输入锁存电路、计数寻址模块、地址选择器、译码及字线驱动电路、存储阵列、预充电路、写位线驱动电路、复制位线列单元、时序控制电路、灵敏放大器及与非门阵列、输出锁存电路、模拟延时链。该电路在SRAM位线上执行并行的同或运算,在时域中由延时链执行累加、激活等运算。由于在读取数据的同时完成了部分计算,同时面积占用小的延时链可以与SRAM整合在一起,因此减少了访存过程的能耗,多列并行计算也提高了系统吞吐量,相比于采用冯诺依曼架构的加速器,能够显著地降低网络整体功耗,提升能效。