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1. WO2021003899 - IN-MEMORY COMPUTING CIRCUIT SUITABLE FOR FULLY-CONNECTED BINARY NEURAL NETWORK

Publication Number WO/2021/003899
Publication Date 14.01.2021
International Application No. PCT/CN2019/114226
International Filing Date 30.10.2019
IPC
G06N 3/063 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
NCOMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
3Computer systems based on biological models
02using neural network models
06Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
063using electronic means
Applicants
  • 东南大学 SOUTHEAST UNIVERSITY [CN]/[CN]
Inventors
  • 单伟伟 SHAN, Weiwei
  • 王涛 WANG, Tao
Agents
  • 南京经纬专利商标代理有限公司 NANJING JINGWEI PATENT & TRADEMARK AGENCY CO., LTD
Priority Data
201910623458.511.07.2019CN
Publication Language Chinese (ZH)
Filing Language Chinese (ZH)
Designated States
Title
(EN) IN-MEMORY COMPUTING CIRCUIT SUITABLE FOR FULLY-CONNECTED BINARY NEURAL NETWORK
(FR) CIRCUIT INFORMATIQUE EN MÉMOIRE APPROPRIÉ POUR UN RÉSEAU DE NEURONES ARTIFICIELS BINAIRE ENTIÈREMENT CONNECTÉ
(ZH) 一种适用于全连接二值化神经网络的存内计算电路
Abstract
(EN)
An in-memory computing circuit for a fully-connected binary neural network, pertaining to the technical field of basic electronic circuits. The circuit comprises: an input latch circuit, a count addressing module, an address selector, a decoding and word line drive circuit, a memory array, a pre-charging circuit, a write bit line drive circuit, a duplicate bit line column unit, a timing control circuit, a sensitive amplifier, a NAND gate array, an output latch circuit, and an analog delay chain. The circuit executes parallel XOR computation on an SRAM bit line, and computation, such as accumulation and activation, is executed by the delay chain in a temporal domain. Some computation is completed while reading data, and the delay chain that occupies a small area can be integrated with an SRAM, thereby reducing energy consumption during a memory access process. Parallel computation of multiple columns also improves the system throughput. Compared with an accelerator using von Neumann architecture, the invention significantly lowers overall energy consumption of a network, and improves energy efficiency.
(FR)
Circuit informatique en mémoire pour un réseau de neurones artificiels binaire entièrement connecté, se rapportant au domaine technique des circuits électroniques de base. Le circuit comprend : un circuit de verrouillage d'entrée, un module d'adressage de comptage, un sélecteur d'adresse, un circuit de décodage et de commande de ligne de mots, un réseau de mémoire, un circuit de précharge, un circuit de commande de ligne de bits d'écriture, une unité de colonne de lignes de bits dupliquées, un circuit de commande de synchronisation, un amplificateur sensible, un réseau de portes NON-ET, un circuit de verrouillage de sortie et une chaîne de retard analogique. Le circuit exécute un calcul OU exclusif parallèle sur une ligne de bit de SRAM, et un calcul, tel qu'une accumulation et une activation, est exécuté par la chaîne de retard dans un domaine temporel. Un certain calcul est achevé tout en lisant des données, et la chaîne de retard qui occupe une petite zone peut être intégrée à une SRAM, ce qui permet de réduire la consommation d'énergie pendant un processus d'accès à la mémoire. Le calcul parallèle de colonnes multiples améliore également le débit du système. Par comparaison avec un accélérateur utilisant l'architecture de von Neumann, l'invention réduit significativement la consommation d'énergie globale d'un réseau, et améliore l'efficacité énergétique.
(ZH)
一种适用于全连接二值化神经网络的存内计算电路,属于基本电子电路的技术领域,包括:输入锁存电路、计数寻址模块、地址选择器、译码及字线驱动电路、存储阵列、预充电路、写位线驱动电路、复制位线列单元、时序控制电路、灵敏放大器及与非门阵列、输出锁存电路、模拟延时链。该电路在SRAM位线上执行并行的同或运算,在时域中由延时链执行累加、激活等运算。由于在读取数据的同时完成了部分计算,同时面积占用小的延时链可以与SRAM整合在一起,因此减少了访存过程的能耗,多列并行计算也提高了系统吞吐量,相比于采用冯诺依曼架构的加速器,能够显著地降低网络整体功耗,提升能效。
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