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1. WO2020131667 - APPARATUSES AND METHODS FOR ORDERING BITS IN A MEMORY DEVICE

Publication Number WO/2020/131667
Publication Date 25.06.2020
International Application No. PCT/US2019/066460
International Filing Date 16.12.2019
IPC
G11C 7/10 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output data interface arrangements, e.g. I/O data control circuits, I/O data buffers
G11C 7/06 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
06Sense amplifiers; Associated circuits
Applicants
  • MICRON TECHNOLOGY, INC. [US]/[US]
Inventors
  • HUSH, Glen E.
  • BOEHM, Aaron P.
  • LUO, Fa-Long
Agents
  • JOHNSON, Bjorn A.
Priority Data
16/231,10621.12.2018US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) APPARATUSES AND METHODS FOR ORDERING BITS IN A MEMORY DEVICE
(FR) APPAREILS ET PROCÉDÉS PERMETTANT D'ORDONNER DES BITS DANS UN DISPOSITIF DE MÉMOIRE
Abstract
(EN)
Systems, apparatuses and methods for organizing bits in a memory device are described. In a number of embodiments, an apparatus can include an array of memory cells, a data interface, a multiplexer coupled between the array of memory cells and the data interface, and a controller coupled to the array of memory cells, the controller configured to cause the apparatus to latch bits associated with a row of memory cells in the array in a number of sense amplifiers in a prefetch operation and send the bits from the sense amplifiers, through a multiplexer, to a data interface, which may include or be referred to as DQs. The bits may be sent to the DQs in a particular order that may correspond to a particular matrix configuration and may thus facilitate or reduce the complexity of arithmetic operations performed on the data.
(FR)
L'invention concerne des systèmes, des appareils et des procédés permettant d'organiser des bits dans un dispositif de mémoire. Dans un certain nombre de modes de réalisation, un appareil peut comprendre un réseau de cellules de mémoire, une interface de données, un multiplexeur couplé entre le réseau de cellules de mémoire et l'interface de données, et un dispositif de commande couplé au réseau de cellules de mémoire, le dispositif de commande étant configuré pour amener l'appareil à verrouiller des bits associés à une rangée de cellules de mémoire dans le réseau dans un certain nombre d'amplificateurs de détection dans une opération de pré-lecture et envoyer les bits à partir des amplificateurs de détection, à travers un multiplexeur, à une interface de données, qui peut comprendre ou être être considérée en tant que DQ. Les bits peuvent être envoyés aux DQ dans un ordre particulier qui peut correspondre à une configuration de matrice particulière et peuvent ainsi faciliter ou réduire la complexité d'opérations arithmétiques effectuées sur les données.
Also published as
Latest bibliographic data on file with the International Bureau