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1. WO2020131169 - REDUCING NEIGHBOR WORD LINE INTERFERENCE IN A TWO-TIER MEMORY DEVICE BY MODIFYING WORD LINE PROGRAMMING ORDER

Publication Number WO/2020/131169
Publication Date 25.06.2020
International Application No. PCT/US2019/047978
International Filing Date 23.08.2019
IPC
G11C 16/08 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
08Address circuits; Decoders; Word-line control circuits
G11C 16/10 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
G11C 16/34 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
G11C 16/04 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
04using variable threshold transistors, e.g. FAMOS
Applicants
  • SANDISK TECHNOLOGIES LLC [US]/[US]
Inventors
  • CHEN, Hong-Yan
  • DONG, Yingda
  • ZHANG, Zhengyi
Agents
  • MAGEN, Burt
Priority Data
16/229,63921.12.2018US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) REDUCING NEIGHBOR WORD LINE INTERFERENCE IN A TWO-TIER MEMORY DEVICE BY MODIFYING WORD LINE PROGRAMMING ORDER
(FR) RÉDUCTION D'INTERFÉRENCES DE LIGNES DE MOTS VOISINES DANS UN DISPOSITIF DE MÉMOIRE À DEUX NIVEAUX PAR MODIFICATION DE L'ORDRE DE PROGRAMMATION DE LIGNE DE MOTS
Abstract
(EN)
Techniques for reducing neighbor word line interference (NWI) of memory cells which are formed in a two-tier stack having a lower tier and an upper tier separated by an interface. In one approach, an upward word line programming order is used for a top portion of the top tier, and a downward word line programming order is used for a bottom portion of the top tier and for the bottom tier. Additionally, for memory cells which receive NWI from both adjacent word lines, options include programming fewer bits per cell, performing multi-pass programming and/or use lower verify voltages. Options also include increasing a control gate length of the memory cells and increasing a height of a dielectric region adjacent to the memory cells.
(FR)
L'invention concerne des techniques permettant de réduire des interférences de lignes de mots voisines (NWI) de cellules de mémoire qui sont formées dans un empilement à deux niveaux comprenant un niveau inférieur et un niveau supérieur séparés par une interface. Dans une approche, un ordre de programmation de ligne de mots vers le haut est utilisé pour une partie supérieure du niveau supérieur, et un ordre de programmation de ligne de mots vers le bas est utilisé pour une partie inférieure du niveau supérieur et pour le niveau inférieur. En outre, pour des cellules de mémoire qui reçoivent une NWI à partir des deux lignes de mots adjacentes, des options comprennent la programmation de moins de bits par cellule, la réalisation d'une programmation à passages multiples et/ou l'utilisation de tensions de vérification inférieures. Les options comprennent également l'augmentation d'une longueur de grille de commande des cellules de mémoire et l'augmentation d'une hauteur d'une région diélectrique adjacente aux cellules de mémoire.
Also published as
Latest bibliographic data on file with the International Bureau